Laporan Akhir Percobaan 1 : (M4)

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

Percobaan 1

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

        A) Modul DL (DE-LORENZO)

        

        B) Panel DL 2203D

        

        C) Panel DL 2203S

        D) Kabel Jumper

   

3. Rangkaian Simulasi [Kembali]

 4. Video Rangkaian [Kembali]

5. Analisa [Kembali]

1. Analisa Output yang dihasilkan tiap tiap kondisi !

• Kondisi 1

        Terlihat ketentuan yang tertera pada jurnal, untuk switch B3-B6 = 0 , B0&B2 = 1 , B3 = X (dont care). Dari aturan dapat diketahui bahwa kondisi ini merupakan shift register tipe SISO (Serial In Serial Out) yang dimana data input dimasukkan secara satu per satu dan berlaku juga untuk output yang akan dikeluarkan secara satu per satu. Terlihat pada panel bahwa output mengalami pergeseran dari kiri ke kanan. (H4 = MSB , H7 = LSB)

           

• Kondisi 2

        Dengan ketentuan B3-B6 = 0 , B1 = X (dont care) , B0 = 1 , B2 = ↓. Dapat diketahui bahwa ini adalah shift register tipe SIPO ( Serial In Parallel Out) yakni data input dimasukkan secara satu per satu namun untuk output dikeluarkan secara serentak/ bersamaan.

• Kondisi 3

        Dengan ketentuan B3-B6 = X (dnot care) , B1 = 0 , BO&B2 = 1. Kondisi ini merupakan shift register tipe PISO (Parallel In Serial Out) yang dimana data input masuk secara bersamaan/ serentak dan untuk keluaran/ output keluar secara satu per satu.

• Kondisi 4

        Dengan ketentuan B3-B6 = X (dont care) , B0 = 1 , B1&B2 = 0. Kondisi ini merupakan shift register tipe PIPO (Parallel In Parallel Out) dimana untuk inputan dan outputnya data masuk dan data keluar dengan cara bersamaan/ serentak.

2. Jika gerbang And pada rangkaian di hapus, sumber clock dihubungkan langsung ke Flip flop, bandingkan output yang didapatkan !

           Jika sumber CLOCK dihubungkan langsung ke Flip-Flop dan gerbang AND dihilangkan, output yang dihasilkan tidak akan berubah, input dan output akan tetap sama. Oleh karena itu, data masuk secara bergantian (serial) dan keluaran keluar secara serentak/ bersamaan (parallel). Dapat disimpulkan bahwa shift register selalu bersifat SIPO (Serial In Parallel Out) jika tidak ada gerbang AND, namun jika gerbang AND ada pada rangkaian maka dapat ditentukan apa shift register bertipe SISO, SIPO, PISO atau PIPO.

   

6. Link Download [Kembali]

➤Download HTML                        klik disini