1. Kondisi(DAFTAR ISI)
Dilihat pada modul, percobaan 1 kondisi 22 yang berisikan perintah :
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=0, B1=0, B2=don’t care, B3=don’t care, B4=don’t care, B5=don’t care, B6=don’t care dengan led diganti logic probe.
2. Gambar Rangkaian(DAFTAR ISI)
.png)
.png)
3. Video Simulasi(DAFTAR ISI)
4. Prinsip Kerja(DAFTAR ISI)
Pada percobaan kali ini, terdapat 2 jenis rangkaian Flip-Flop yakni sebelah kiri terdapat rangkaian D Flip-Flop dan sebelah kanan adalah rangkaian J-K Flip-Flop. Yang dimana kondisi dari 2 rangkaian Flip-Flop ini menunjukkan hasil yang sama, yaitu kondisi terlarang.
Pada rangkaian D Flip-Flop, terlihat input yang diterima baik dari S, R (yang di-NOT kan), D serta inputan dari CLOCK sendiri merupakan inputan rendah/ low. Yang menghasilkan output/ akhiran di Q dan Q' yang tinggi. Dimana inputan CLOCK dan D terhubung ke 2 sakelar SPDT.
Pada rangkaian J-K Flip Flop, tidak jauh berbeda dari penjelasan rangkaian D Flip-Flop diluar dari output Q dan Q' inputan lain menerima input yang rendah/ low yakni bernilai 0 yang terhubung ke 5 buah sakelar SPDT.
Kedua jenis rangkaian ini dapat terbilang kondisi terlarang dikarenakan kedua rangkaian Flip-Flop ini aktif, terdapat 2 inputan gerbang yang di-NOT kan per rangkaiannya dan juga inputan lain yang menerima low input sehingga menyebabkan tidak berpengaruhnya mereka serta input CLOCK kepada 2 rangkaian Flip-FLop ini
